編者按：

作為半導(dǎo)體EDA領(lǐng)域新秀企業(yè)之一的瞬曜EDA近日與張通社聯(lián)合打造了“芯片行業(yè)觀察”欄目，通過結(jié)合媒體人與芯片行業(yè)從業(yè)者的認知與觀點，旨在分享半導(dǎo)體行業(yè)現(xiàn)狀與趨勢，以饗讀者，歡迎留言交流。

近年來，關(guān)于“摩爾定律”即將走向終結(jié)的觀點大行其道，“后摩爾時代”已成為業(yè)內(nèi)一大熱詞。隨之而來的問題是，如何在現(xiàn)有的工藝制程下，既能繼續(xù)提升芯片的性能，又能保持成本不變或降低？

處于風口當中的Chiplet技術(shù)，正被不少業(yè)內(nèi)人士視為摩爾定律放緩之后、中國半導(dǎo)體企業(yè)彎道超車的機會。尤其是華為被美國制裁、先進芯片受制之后，Chiplet備受市場關(guān)注。據(jù)Omdia報告，到2024年，Chiplet的市場規(guī)模將達到58億美元，2035年則超過570億美元，Chiplet的全球市場規(guī)模將迎來快速增長。

事實上，Chiplet并非是一個新的概念，其概念最早源于1970年代誕生的多芯片模組，即由多個同質(zhì)或異質(zhì)的較小芯片組成大芯片，也就是從原來設(shè)計在同一個SoC中的芯片，被分拆成許多不同的小芯片分開制造再加以封裝或組裝，故稱此分拆之芯片為“小芯片”（Chiplet）。

2015年，Marvell創(chuàng)始人周秀文博士在ISSCC 2015上提出MoChi（Modular Chip，模塊化芯片）概念，這是Chiplet最早的雛形。近年來，這個概念開花結(jié)果，AMD、英特爾、臺積電、英偉達等國際芯片巨頭均開始紛紛入局Chiplet。同時，隨著入局的企業(yè)越來越多，設(shè)計樣本也越來越多，開發(fā)成本也開始下降，大大加速了Chiplet生態(tài)發(fā)展。

01.Chiplet：延續(xù)摩爾定律的新法寶

目前，主流系統(tǒng)級單芯片（SoC）都是將多個負責不同類型計算任務(wù)的計算單元，通過光刻的形式制作到同一塊晶圓上。作為先進封裝技術(shù)的代表，Chiplet走向了和傳統(tǒng)SoC完全不同的道路。它將復(fù)雜芯片拆解成一組具有單獨功能的小芯片單元die（裸片），通過die-to-die將模塊芯片和底層基礎(chǔ)芯片封裝組合在一起，類似于搭建樂高積木，形成一個系統(tǒng)芯片，以實現(xiàn)一種新形式的IP復(fù)用。

Chiplet技術(shù)的發(fā)展和興起，既是技術(shù)發(fā)展需要，也是經(jīng)濟規(guī)律的驅(qū)動。如今單品出貨上億的手機SoC研發(fā)成本往往達到10億美元以上，而物聯(lián)網(wǎng)細分領(lǐng)域的出貨和利潤難以覆蓋這樣的研發(fā)投入。為此，芯片行業(yè)正在積極探索在單個封裝里實現(xiàn)分解SoC、多芯片異構(gòu)集成的Chiplet技術(shù)，來平衡這種研發(fā)投入上升和出貨量下降之間的矛盾。

從其技術(shù)特點和當前進展綜合來看，Chiplet的優(yōu)勢主要歸結(jié)為幾個方面：首先，Chiplet可以大幅提高大型芯片的良率。目前在高性能計算、AI等方面的巨大運算需求，推動了邏輯芯片內(nèi)的運算核心數(shù)量快速上升，同時配套的SRAM容量、I/O數(shù)量也在大幅提升，整個芯片晶體管數(shù)量暴漲。而通過Chiplet設(shè)計，可將超大型的芯片按照不同的功能模塊切割成獨立的小芯片，進行分開制造，既能有效改善良率，也能夠降低因不良率導(dǎo)致的成本。

其次，Chiplet可以降低設(shè)計的復(fù)雜度和設(shè)計成本。若在芯片設(shè)計階段，就將大規(guī)模的SoC按照不同的功能模塊分解為一個個的芯粒，那么部分芯粒可以做到類似模塊化的設(shè)計，而且可以重復(fù)運用在不同的芯片產(chǎn)品當中。這樣可以大幅降低芯片設(shè)計的難度和設(shè)計成本，同時也有利于后續(xù)產(chǎn)品的迭代，加速產(chǎn)品的上市周期。

此外，Chiplet還能降低芯片制造的成本。將SoC進行Chiplet化之后，不同的芯?？梢愿鶕?jù)需要來選擇合適的工藝制程分開制造，然后再通過先進封裝技術(shù)進行組裝，不需要全部都采用先進的制程在一塊晶圓上進行一體化制造，這樣可以極大的降低芯片的制造成本。

盡管優(yōu)勢突出，并不是所有芯片都適合使用Chiplet，不少情況下單顆集成的系統(tǒng)芯片會更有價值。相較之下，AI芯片對于芯片的設(shè)計規(guī)模要求最高，且需整合高頻寬記憶體，高速I/O、高速網(wǎng)絡(luò)等模組。Chiplet架構(gòu)一般采用3D集成方案，減小了芯片面積，擴展了空間，是對AI芯片最佳、最具經(jīng)濟效益的設(shè)計。

此外，國內(nèi)半導(dǎo)體創(chuàng)業(yè)企業(yè)中做CPU、GPU等“大芯片”的企業(yè)越來越多，隨著功能集成要求更多，性能要求更高，設(shè)計面臨的挑戰(zhàn)也越來越大，Chiplet則可以實現(xiàn)不同功能模塊的區(qū)隔，根據(jù)各自的最優(yōu)迭代節(jié)奏分階段演進，有效降低研發(fā)難度。

Chiplet也非常適合汽車自動駕駛芯片。由于汽車自動駕駛芯片對于算力要求非常高，芯片的面積很大，成本很高，車規(guī)級的認證周期又很長，采用Chiplet設(shè)計，不僅可以降低設(shè)計難度、提升良率、降低設(shè)計和制造成本，更為關(guān)鍵的是還能夠提供更高的安全性和快速迭代。

在數(shù)字經(jīng)濟趨勢下，各種超大算力芯片將有望率先采用基于Chiplet的設(shè)計實現(xiàn)思路和工程實踐方法。高性能服務(wù)器/數(shù)據(jù)中心、自動駕駛、筆記本/臺式電腦、高端智能手機等將在未來幾年成為Chiplet的主要應(yīng)用場景，引領(lǐng)該市場增長。

02.UCIe：Chiplet 互聯(lián)標準的關(guān)鍵一步

盡管有諸多優(yōu)勢加持，但Chiplet也面臨不少挑戰(zhàn)。受限于不同架構(gòu)、不同制造商生產(chǎn)的die之間的互連接口和協(xié)議的不同，設(shè)計者必須考慮到工藝制程、封裝技術(shù)、系統(tǒng)集成、擴展等諸多復(fù)雜因素。同時還要滿足不同領(lǐng)域、不同場景對信息傳輸速度、功耗等方面的要求，使得Chiplet的設(shè)計過程異常艱難，而解決這些問題的最大挑戰(zhàn)就是缺少統(tǒng)一的互連標準協(xié)議。

此外，隨著Chiplet逐步發(fā)展，未來來自不同廠商的芯粒之間的互聯(lián)需求必然會爆發(fā)。因此，在技術(shù)成熟和形成商業(yè)潮流之前，行業(yè)廠商需要搭起一座Chiplet互聯(lián)接口標準化的“橋梁”。

今年3月，AMD、Arm、英特爾、高通、三星、臺積電、微軟、谷歌、Meta、日月光十家半導(dǎo)體產(chǎn)業(yè)上下游企業(yè)組成UCIe（Universal Chiplet Interconnect Express）產(chǎn)業(yè)聯(lián)盟。對于半導(dǎo)體行業(yè)來說，眾星捧月般的UCIe問世，意味著一個可以推廣普及的Chiplet 標準來了！

作為一個由諸多半導(dǎo)體、科技巨頭所建立的組織，UCIe產(chǎn)業(yè)聯(lián)盟已經(jīng)推出UCIe 1.0標準，UCIe 1.0標準是針對Chiplet技術(shù)建立的，它定義了封裝內(nèi)Chiplet之間的互連，以實現(xiàn)Chiplet在封裝級別的普遍互連和開放的Chiplet生態(tài)系統(tǒng)。

該標準是一個三層協(xié)議，物理層負責電信號、時鐘、鏈路協(xié)商、邊帶等，裸片適配層（Die-to-Die Adapter）為芯粒提供鏈路狀態(tài)管理和參數(shù)協(xié)商，它可選地通過循環(huán)冗余校驗 （CRC）和重傳機制保證數(shù)據(jù)的可靠傳輸，UCIe接口通過這兩層與標準互連協(xié)議層相連。

此前，各廠商實現(xiàn)芯粒封裝均采用獨家定制技術(shù)，這給芯粒技術(shù)進一步普及帶來了很高的成本和阻力，UCIe接口技術(shù)標準化以后，讓終端使用者打造SoC芯片時，可以自由搭配來自多個廠商生態(tài)系統(tǒng)中的小芯片零件，這將加速推動開放的Chiplet平臺發(fā)展，并橫跨x86、Arm、RISC-V等架構(gòu)和指令集。

值得注意的是，一個月后，芯原微電子、超摩科技、芯和半導(dǎo)體、芯耀輝等中國大陸半導(dǎo)體企業(yè)相繼宣布加入該聯(lián)盟，UCIe迎來了首批中國軍團。截至目前，摩爾精英、燦芯半導(dǎo)體、憶芯科技、芯耀輝、牛芯半導(dǎo)體、芯云凌、長鑫存儲、超摩科技、希姆計算、世芯電子、阿里巴巴、OPPO、愛普科技、芯動科技、藍洋智能等多家國內(nèi)企業(yè)已成為UCIe聯(lián)盟成員，為發(fā)力Chiplet的中國半導(dǎo)體產(chǎn)業(yè)注入了一針強心劑。

03.多路并進,助推Chiplet技術(shù)在國內(nèi)發(fā)展

對于中國半導(dǎo)體而言，Chiplet被視為中國與國外差距相對較小的先進封裝技術(shù)，有望帶領(lǐng)中國半導(dǎo)體產(chǎn)業(yè)在后摩爾時代實現(xiàn)質(zhì)的突破。中國企業(yè)亦在Chiplet上有所作為，積極融入UCIe生態(tài)，走向Chiplet研發(fā)的道路。

華為海思是國內(nèi)最早嘗試Chiplet的廠商之一。2014年，華為海思與臺積電合作的64位Arm架構(gòu)服務(wù)器處理器Hi16xx，采用臺積電異構(gòu)CoWoS 3D IC封裝工藝，將16nm邏輯芯片與28nm I/O芯片集成在一起，實現(xiàn)了具有成本效益的系統(tǒng)解決方案，可以視為早期Chiplet實踐。

除華為之外，國內(nèi)其他諸多半導(dǎo)體公司也有了驚喜的進步。如芯原股份有望是業(yè)內(nèi)首批推出商用Chiplet的公司，近年來一直致力于Chiplet技術(shù)和產(chǎn)業(yè)的推進?；凇癐P芯片化，IP as a Chiplet”和“芯片平臺化，Chiplet as a Platform”兩大設(shè)計理念，芯原推出了基于Chiplet架構(gòu)所設(shè)計的高端應(yīng)用處理器平臺，目前該平臺12nm SoC版本已完成流片和驗證，正在進行Chiplet版本的迭代。

在Chiplet領(lǐng)域已耕耘多年的芯動科技，推出的首款高性能服務(wù)器級顯卡GPU“風華1號”就使用了Innolink Chiplet技術(shù)，將不同功能不同工藝制造的Chiplet進行模塊化封裝，成為一個異構(gòu)集成芯片。2022年4月，它又率先推出國產(chǎn)自主研發(fā)物理層兼容UCIe標準的IP解決方案——Innolink? Chiplet。據(jù)悉，這是國內(nèi)首套跨工藝、跨封裝的Chiplet（芯粒）連接解決方案，且已在先進工藝上量產(chǎn)驗證成功。

寒武紀在2021年11月發(fā)布了其第三代云端AI芯片思元370，基于7nm制程并且是其首款基于Chiplet技術(shù)的AI芯片，在一顆芯片中封裝2顆AI計算芯粒（MLU-Die），每一個MLU-Die具備獨立的AI計算單元、內(nèi)存、IO以及MLU-Fabric控制和接口，通過MLU-Fabric保證兩個MLU-Die間的高速通訊，可以通過不同MLU-Die組合規(guī)格多樣化的產(chǎn)品，實現(xiàn)不同算力、內(nèi)存和編解碼器的組合。

摩爾精英也在探索建立一個SiP的平臺，通過嚴選的SiP芯片、借力現(xiàn)有的KGD裸片過渡，統(tǒng)一芯片生產(chǎn)和品質(zhì)控制，建立一站式Chiplet研發(fā)、生產(chǎn)、銷售協(xié)作平臺，從而能讓更多的芯片企業(yè)享受到SiP設(shè)計和柔性生產(chǎn)的服務(wù)。

除了上述廠商，相繼宣布加入UCIe聯(lián)盟的超摩科技、芯耀輝等公司，以及正在默默采用Chiplet技術(shù)攻堅的諸多高性能CPU、GPU和大型AI芯片初創(chuàng)公司等，國內(nèi)芯片設(shè)計、應(yīng)用產(chǎn)業(yè)鏈都積極參與到全球Chiplet生態(tài)系統(tǒng)中一起協(xié)作，為相關(guān)行業(yè)技術(shù)規(guī)范、標準的完善添磚加瓦。

04.Chiplet潮流下的危與機

雖然Chiplet正展現(xiàn)出諸多好處和市場潛力，但是要充分發(fā)揮其效力，仍面臨著一些需要解決的難題和挑戰(zhàn)。

其中，解決互聯(lián)標準只是第一步，要將Chiplet真正結(jié)合在一起，最終還要依靠先進封裝。目前臺積電擁有CoWoS/InFO、英特爾擁有EMIB、Fovores 3D等，Chiplet使用的先進封裝多種多樣，而UCIe1.0標準沒有涵蓋用于在小芯片之間提供物理鏈接的封裝/橋接技術(shù)。未來隨著Chiplet 技術(shù)的發(fā)展終究會使小芯片間的互聯(lián)達到更高的密度，要應(yīng)對先進封裝功能和密度的不斷提升，散熱、應(yīng)力和信號傳輸?shù)榷际侵卮蟮目简灐?/p>

對于芯片設(shè)計來說，雖然依托Chiplet無需再去設(shè)計復(fù)雜的大芯片，但是將SoC分解Chiplet化，并將其整合到一個2.5D/3D封裝當中，會帶來系統(tǒng)復(fù)雜度的大幅提升，在系統(tǒng)設(shè)計方面存在較大挑戰(zhàn)。

芯片測試層面，將一顆大的SoC芯片拆分成多個芯粒，相較于測試完整芯片難度更大，尤其是當測試某些并不具備獨立功能的Chiplet 時，測試程序更為復(fù)雜。同時，為了提升合封后的整體良率，Chiplet集成也對測試和質(zhì)量管控提出了更高的要求，此外也對晶圓級CP與Chiplet合封后成品FT測試流程和測試設(shè)備提出更高挑戰(zhàn)。

除了芯片設(shè)計、驗證、封裝與測試以外，支持Chiplet芯片設(shè)計的EDA工具鏈以及生態(tài)是否完善，是否可持續(xù)發(fā)展，也是Chiplet技術(shù)成功所需要解決的關(guān)鍵問題。Chiplet技術(shù)需要EDA工具從架構(gòu)探索、芯片設(shè)計、物理及封裝實現(xiàn)等提供全面支持，以在各個流程提供智能、優(yōu)化的輔助，避免人為引入問題和錯誤。

UCIe 1.0在很大程度上是一個“起始”標準，本質(zhì)上只定義了2D和2.5D芯片封裝，而沒有3D直接die-to-die技術(shù)（如即將推出的fooveros direct）。隨著3D芯片封裝的出現(xiàn)，Chiplet理念下不同die的堆疊，同樣將面臨可靠性、信號完整性、電源完整性、熱分析等一系列仿真分析驗證問題，需要EDA與芯片設(shè)計廠商攜手破解。

針對于此，芯和半導(dǎo)體早在去年年底已全球首發(fā)了“3DIC先進封裝設(shè)計分析全流程”EDA平臺，是業(yè)界首個用于3DIC多芯片系統(tǒng)設(shè)計分析的統(tǒng)一平臺，為用戶構(gòu)建了一個完全集成、性能卓著且易于使用的環(huán)境，提供了從開發(fā)、設(shè)計、驗證、信號完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案，全面支持2.5D Interposer、3DIC和Chiplet設(shè)計。

成立于2021年4月的中國EDA創(chuàng)新“黑馬”瞬曜 EDA，不僅在數(shù)字驗證領(lǐng)域，用“中國高鐵”的方式，填補了數(shù)字芯片驗證在目前市場上的技術(shù)空白，并在成立不到一年的時間內(nèi)就獲得了客戶訂單，得到了客戶的積極認可與肯定。

在日前舉辦的CCF Chip 2022大會上，公司創(chuàng)始人傅勇在國產(chǎn)數(shù)字EDA工具鏈技術(shù)論壇上，分析了Chiplet設(shè)計方法學(xué)對數(shù)字驗證的新挑戰(zhàn)，并介紹了瞬曜為解決系統(tǒng)級高速驗證和仿真方面的需求所做的努力。

目前，瞬曜EDA推出了RTL高速仿真器ShunSim，該高速仿真器可以實現(xiàn)對百億門超大規(guī)模集成電路的仿真驗證，效率較市面上的傳統(tǒng)仿真器高出10-100倍，產(chǎn)品內(nèi)置經(jīng)過了大量商用案例驗證的穩(wěn)健安全的仿真內(nèi)核Verilator，具備商業(yè)廣闊前景和持續(xù)迭代能力。

據(jù)傅勇介紹，ShunSim采用了智能編譯分割技術(shù)，能夠?qū)⒃九茉谝粋€ CPU 上的設(shè)計，分割成好幾個小的模塊進行，這使 ShunSim 能夠充分發(fā)揮多服務(wù)器多核并行算力，十分適合Chiplet芯片設(shè)計。

同時，為完善驗證方案，增強芯片驗證效率，瞬曜開發(fā)了全新一代系統(tǒng)級驗證方案YAOVIP，幫助芯片設(shè)計師更快、更準確的定位和發(fā)現(xiàn)問題。由此，瞬曜EDA基于這兩大產(chǎn)品線構(gòu)建的平臺級芯片驗證解決方案，可為Chiplet等關(guān)鍵芯片設(shè)計，提供專業(yè)的數(shù)字驗證方案和服務(wù)支持。

“作為SoC的后繼者，Chiplet對于國產(chǎn)半導(dǎo)體行業(yè)是一個很好的發(fā)展機遇。作為EDA廠商，瞬曜非常希望有機會與各IP廠商、高校、研究所合作，切實拿出不一樣的技術(shù)方案?！闭\如傅勇所言，Chiplet新型設(shè)計技術(shù)的出現(xiàn)，對國內(nèi)集成電路產(chǎn)業(yè)無疑是后來居上的有利契機，而UCIe 1.0標準的推出，將會打通芯?？鐝S商互聯(lián)的最后一道屏障，助力半導(dǎo)體產(chǎn)業(yè)的發(fā)展。

但Chiplet模式的發(fā)展還有很長的路要走，它既是一次技術(shù)升級，包括封裝測試技術(shù)、EDA工具、芯片架構(gòu)設(shè)計等，也可能帶來一次對傳統(tǒng)半導(dǎo)體產(chǎn)業(yè)鏈的重構(gòu)。面對接下來的Chiplet在全球市場上的井噴式增長，中國半導(dǎo)體企業(yè)踏上風口卻仍需努力，通力合作，拿出一流的Chiplet產(chǎn)品，方能提升我國半導(dǎo)體在高性能芯片上的生產(chǎn)能力，站上后摩爾時代的大舞臺。